verilog parameter (1) 썸네일형 리스트형 [Verilog HDL] 20. 제어 가능한 ALU IP 만들기 - 최종 테스트 앞에서 수정한 레지스터 파일을 ALU core와 연결하여 최종 ALU IP를 만들어 보자. ALU core 에 필요한 모든 입출력은 apb_regfile module에서 만들어 주기 때문에 apb_regfile과 alu module을 연결하고 apb_regfile의 APB interface 신호들을 top으로 연결해 주면 alu_ip module이 완성된다. 최종 alu_ip module의 code는 아래와 같다. 파일 이름은 alu_ip.v로 저장한다. module alu_ip #( parameter ADDR_WIDTH=8, parameter DATA_WIDTH=16 ) ( input wire PCLK, input wire PRESETn, input wire [ADDR_WIDTH-1:0] PADDR, .. 이전 1 다음
