[Verilog HDL] 3. Combinational Logic/Sequential Logic

1. Combinational Logic

입력 신호가 변하면 출력 신호가 바로 변하는 논리 회로이다.

실제 물리적으로는 게이트 지연 시간과 net의 지연 시간이 포함된 지연 시간 이후에 출력 신호가 변하게 된다.

일반적으로 NAND, NOR등 논리 게이트의 조합 회로를 말한다.

아래는 cominational logic의 예이다. A,B,C 입력을 통과한 신호는 각 논리 게이트 조합으로 구성된 회로를  통과하여 Y로 출력된다. 출력에서 입력으로 되돌아 가는 피드백 path가 없고 어떤 상태를 저장하지도 않는다. 단지 입력의 변화만이 출력의 변화를 결정한다.

 

2. Sequential Logic

현재 상태 값을 저장해두고 그 상태 값이 다시 입력으로 피드백 되어 다음 상태와 출력을 결정하는 회로이다. 즉 저장 기능이 있는 논리 회로를 말한다.

대표적인 회로로 latch, flip-flop 등이 있다. flip-flop은 FF, F/F 등으로 표기하기도 한다.

 

 

3. Verilog의 logic gate 연산자

 

verilog에서 AND, OR등의 논리 게이트 회로를 표현하는 연산자는 다음과 같다.

 

AND  : &
OR   : |
INV  : ~ 또는 !
Exclusive OR : ^

 

4. verilog의 숫자 표현

 

<자리수>'<진법 접두어><숫자>의 형태로 표현한다.

자리수는 생략할 수 있다. 자리수를 생략할 경우 표현하는 숫자에 맞게 자리수가 결정된다.

1) 2진수

   4'b0101 : 4bit 2진수 '0101'을 표현, 'b'(binary)가 2진법임을 표시.

2) 16진수

   8'h1f : 8bit 16진수 '1f'를 표현 C언어에서 0x1f와 같은 표현이다. 'h'(hexadecimal)가 16진법임을 표시.

3) 10진수

   16'd128 : 16bit 10진수 '128'을 표현. 'd'(decimal)가 10진법임을 표시.